PART14순차 논리회로(Sequential Logic Circuit)

실험 2 :JK Flip-Flop

Theory

JK 플립플롭은 클럭부 RS 플립플롭에서 부정 상태를 없애고 일정한 값을 출력하도록 개량한 것이다. 입력 J와 K는 입력 S와 R과 마찬가지로 플립플롭을 세트하고 클리어 (clear)시킨다(J는 세트에, K는 클리어에 대응된다). J와 K에 동시에 1이 가해지면 플립플롭은 한 클럭 펄스 뒤에는 현재 상태의 보수를 취한다(클럭부 SR 플립플롭에서는 부정 상태였다). 즉, Q(t)=1이면, Q(t+1)=0이 되고 Q(t)=0이었으면 Q(t+1)=1이 된다.

그림 14-4 (a)는 클럭부 JK 플립플롭의 논리도이다. 이 그림의 구성을 보면 출력 Q는 K와 CP 입력을 AND시켜서 Q의 전 상태가 "1"일 때만 다음 클럭 펄스 기간에 플립플롭이 클리어되게 하였다. 마찬가지 방법으로 출력 Q는 J와 CP 입력 AND 시켜 Q가 전 상태에서 "1"일 때만 클럭펄스 기간에 세트(set)되게 하였다.

JK 플립플롭의 동작

그림 14-4 (c)의 특성표에서 보듯이, JK 플립플롭은 J와 K가 모두 1인 때를 제외하고는 RS 플립플롭의 작동과 똑같다. J와 K가 둘 다 동시에 1일 경우를 생각하면 클럭 펄스는 오직 AND 게이트, 즉 그것의 입력에 현재 플립플롭의 출력 "1"이 피이드백 된 게이트만을 통해서 전달된다. 예를 들어 Q(t)=1이면 위쪽 AND 게이트의 출력이 "1"이 되어 플립플롭이 클리어 [Q(t+1)=0]된다. 어느 경우이든 플립플롭의 다음 출력 상태는 현재 상태의 보수가 취해진다. 그러므로 RS 플립플롭의 불안상태를 개선한 것이 JK 플립플롭이다. JK 플립플롭의 기호는 그림 14-4 (b)와 같이 표시하며 플립플롭의 상태값을 임의로 정할 수 있도록 PR(Preset) 과 CLR(Clear)를 부착한 플립플롭은 그림 14-4 (e) 와 같이 표시한다.

JK 플립플롭의 단점

JK 플립플롭의 피이드백 연결 때문에 일단 (J=K=1일 때) 출력이 보수가 취해진 후에도, 클럭 펄스 CP가 계속 남아 있게 되면 다시 또 보수를 취하는 반복적이고 연속적인 출력의 변화를 야기할 것이다. 이 바람직하지 못한 결점이 되는 상태를 피하기 위해, 클럭 펄스의 지속 시간은 신호가 플립플롭을 통과하는 전파 지연 시간보다 더 긴 지속 시간을 가져야 한다. 이것은 회로의 작동이 펄스의 폭에 달려 있기 때문에 매우 제한적인 요소이다. 이러한 문제를 해결하기 위해 사용하는 것이 그림 14-5에 주어진 주종 JK 플립플롭(Master-Slave JK Flip-Flop)이다.

1. M-14의 회로-2는 JK F/F을 보여주고 있다. 입력 스위치가 ON 상태이면 High, 스위치가 OFF 상태이면 Low를 의미한다.

2. Manual Pulse Output과 2c를 연결한 후 표 14-2과 같은 JK 입력을 가한 후 Manual Switch를 1회 누른다. 출력 상태를 표에 기록한다.

3. 표 14-2와 같이 JK의 입력을 변화하면서 출력단의 LED-1, LED-2의 점등에 따라 출력값을 표시한다.

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