PART6반도체 (Semiconductor) - 2

목적

• 1.게르마늄(Germanium)과 실리콘(Silicon) 다이오드의 특성에 대하여 알아본다.
• 2.제너 다이오드의 특성에 대하여 관찰하고 또한 제너 다이오드를 전압 안정기로 응용하는 방법을 학습한다.
• 3.SCR의 특성을 실험을 통하여 알아본다.
• 4.PNP 트랜지스터와 NPN트랜지스터의 특성을 실험을 통하여 알아본다.
• 5.J-FET와 MOS-FET의 특성을 실험을 통하여 알아본다.

실험 1 :Junction FET (JFET)

이론

J-FET는 n형 또는 p형 채널과 게이트(gate)라고 하는 채널과 반대되는 물질로써 이루어져 있다. 물리적인 구조를 그림 6-2 (a)에 나타내었다. 또한 FET의 3개 단자의 명칭을 나타내었다. 드레인(drain)과 소스(source) 단자는 흔히 서로 교환될 수 있으며, 이들 단자와 전원전압의 극성이 어떻게 연결되었는가에 따라 결정된다. n채널 소자에게 드레인은 전지의 정(+)측과 연결된 단자이며, p채널 소자에서는 부(-)측과 연결된다.

J-FET와 쌍극성 트랜지스터에서 게이트와 베이스, 드레인과 콜렉터, 그리고 소스와 이미터 사이에는 개략적인 유사성이 나타난다. 그러나 J-FET에서의 전기전도는 게이트-소스접합에 대한 역방향바이어스 전압에 의하여 제어되며, 이에 따라 전계가 발생한다.

쌍극성 트랜지스터의 전도제어는 순방향바이어스된 베이스-이미터접합에서의 베이스전류에 의하여 이루어진다. 이러한 것은 J-FET의 입력(게이트)이 역방향 바이어스된 접합이므로, J-FET의 높은 입력임피던스에 대한 설명이 되는 것이다.

그림 6-3은 드레인 전류 ID대 드레인-소스 사이의 전압 VDS의 특성곡선을 나타낸 것이다. 바이어스 전압, 즉 게이트-소스 사이의 전압 VGS는 이 경우 “0”이 된다. “0”에서 A까지의 첫 번째 영역, 즉 저항성영역(ohmic region)에서 J-FET는 보통의 저항과 같이 동작한다.

전류는 인가전압이 증가함에 따라 선형적으로 증가한다. 이러한 동작은 핀치오프 (pinch-off)영역이 시작될 때까지 대략 1V에서 3V 범위 내에서 발생한다. 이 범위에서(A에서 B까지) 게이트와 채널간의 pn접합에 대한 역방향바이어스가 공핍영역 (depletion region)의 원인이 된다. 핀치오프영역에 도달하기 위하여 역방향바이어스가 충분히 커질 때까지 공핍층은 서로 맞닿을 수 있을 만큼 충분히 넓혀지지 않는다. 두 층이 서로 맞닿을 수 있게끔 충분히 바이어스가 가해졌을 때, 채널에서는 전하가 결핍되어 핀치오프가 된다. 핀치오프는 VDS의 광범위한 변화에 대하여 전류의 흐름이 거의 일정한 영역을 말한다.

그림 6-3에 따르면 A에서 B까지의 이 영역에서 곡선은 거의 수평을 이룬다. 채널의 폭이 0으로 감소됨에 따라 전류의 흐름이 감소되려는 경향이 있으며, 이는 채널을 따라서 전압의 기울기를 완화시키는 원인이 된다. 이러한 것은 공핍영역의 폭을 감소시키며, 이는 전류가 증가하게 되는 원인이 된다. 이 마지막 결과는 전류의 안정된 값이 되며, 평형상태에 이르게 된다.

동적 드레인 저항(dynamic drain resistance)

r_ds는 핀치오프영역에서 곡선의 기울기로써 정의된다.

이 값은 매우 높으며, 그림 6-3의 A점과 B점 사이에서의 r_ds 는 다음과 같다.

이는 V_DS로써 변화하는 저항이므로 채널의 교류저항이 된다. 한편, 주어진 V_DS에서 채널의 정적 또는 직류저항(R_DS)은 낮은 저항값을 가지며, V_DS에 대한 I_D의 비에 의하여 간단하게 주어진다. 그러므로 그림 6-3에서, V_DS=20V인 경우는 다음과 같다.

B점을 넘어선 전압에 대한 항복(breakdown)영역을 역시 그림 6-3에 보였다. 항복은 역바이어스된 게이트-채널 pn접합에 사태항복(avalanceh breakdown)이 일어날 때 생긴다. 이는 제너다이오드의 일정전압영역과 비슷하며, FET의 전력정격이 초과되지 않는 한 파괴되지 않는다. V_DS값의 증가에 따라 J-FET가 처음에는 저항(저항성영역), 다음에는 일정전류원(핀치오프영역), 그리고 마지막으로 일정전압원(항복영역)처럼 보이는 것은 흥미 있는 일이다.

게이트와 소스는 같은 전위였다(V_GS=0). 만일 I_D대 V_DS의 도표가 다른 V_GS값들에서 만들어졌다면 결과적으로 그림 6-4에 보인 것과 같은 드레인 특성 곡선이 생길 것이다. 이들 곡선 상에는 관례적으로 항복(제너)영역을 나타내지 않으며, 이는 J-FET가 이 영역에서는 좀처럼 동작하지 않기 때문이다. 여러 가지 바이어스전위 (V_GS)는 결국 핀치오프영역 안에서 드레인 전류값의 감소로 끝남을 유의하라. 이러한 것이 J-FET의 증폭능력에 대한 근거가 되며, 여기서 전달 콘덕턴스(transcoductance) g_fs는 V_GS의 변화에 대한 드레인 전류의 변화로써 측정되어진다.

그림 6-4에서 바이어스전압에 의한 I-V 변화에 대하여 I_D의 간격이 같지 않음을 보인 것처럼, 전달콘덕턴스는 어떤 범위 안에서 변할 수 있다. 특정한 형의 FET에 있어서 소자마다 gs에 비례하므로, 이러한 가변성은 곤란한 문제가 될 수 있다.
-1V에서 -2V까지의 V_GS변화에 대한 그림 6-4의 특성에 의하여 표현된 전달콘덕턴스는 다음과 같이 된다.

또한 그림 6-4로부터 게이트-채널접합이 전도 상태에 있지 않는 동안은 작은 순방향 게이트-소스바이어스에 의한 동작이 허용됨을 유의하라. FET는 보통 실리콘재료로 만들기 때문에 양전압이 대략 0.5V를 넘지 않음을 의미한다. 물론 전도는 중요한 전류의 흐름을 의미하며, 아마도 pn접합에서 가열효과 때문에 소자가 파괴되는 원인이 될 것이다.

J-FET는 n채널이든 p채널이든 상관없으나, 보통 n채널이 사용된다. p채널소자가 정공의 전도에 의하여 동작하는데 반하여 n채널에서는 전자에 의한 전도로 나타낸다. 다른 인자들은 모두 같으나 전자가 정공보다 이동도가 더 크므로, 더 높은 주파수에서 동작이 가능하다. 또한 p채널과 비교하여 회로에 더욱 작은 잡음이 전달된다. 그림 6-4의 n채널 특성곡선은 p채널소자에 대하여 동일하게 적용시킬 수 있다. 그러나 모든 전압극성은 반대로 되어야 한다.

실험 과정

1. J-FET의 특성을 실험하기 위해 M-06의 회로-1을 사용한다. 1g-1i 양단에 전류계를, 1e-1h, 1g-1l 단자에 전압계를 연결하여 그림 6-5와 같이 회로를 구성한다.

2. 1a 단자에는 -5V, 1b 단자에는 +5V가 인가되어 있으며, 1k 단자에는 +15V를 인가한다.

3. 가변저항 R5를 조정하여 V_DS가 10V가 되게 한다. 그리고 가변저항 R1을 조정하여 표 6-1에 주어진 것과 같이 V_GS를 변화시키면서 I_D를 측정하여 표 6-1에 기록한다.

4. 다음에는 V_GS를 -0.2V로 고정시키고, V_DS를 표 6-2과 같이 변화시키면서 드레인 전류 I_D를 측정하여 표 6-2에 기록하여라.

5. 표 6-2에서 각각의 V_GS에 대하여 V_DS를 변화시키면서 드레인 전류 I_D를 측정하여 표 6-2에 기록하여라.

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