PART16신호변환기(Signal Converter)

목적

• 1.아날로그 신호를 디지털 신호로 또는 디지털 신호를 아날로그 신호로 변환하는 회로의 동작 원리를 실습을 통해 알아본다.
• 2.주파수 변화를 전압 변화로 또는 전압 변화를 주파수 변화로 변환하는 회로의 동작 원리를 실습을 통해 알아본다.

실험 1 :아날로그-디지털 변환기(Analog to Digital Converter)

이론

아날로그신호를 디지털신호로 변환하는 여러 가지 방법이 있으나 그 주가 되는 3가지 방법에 관해서 회로구성, 동작원리, 특징 등을 설명한다. AD변환에는 입력 아날로그신호에 포함된 최고주파수의 2배 이상으로 샘플링 하여야만 원 신호를 재현할 수 있다는 사실이 알려져 있다(Nyquist 정리). 따라서 고주파신호일수록 고속 ADC를 요구한다. 또 ADC의 출력 2진수의 비트수가 많을수록 ADC의 분해능(resolution)이 높다고 말하며 입력 아날로그신호의 레벨이 더 세분화되어 디지털신호로 표현된다.

병렬비교 ADC

이것은 병렬 비교형 ADC로서 flash형이라고도 불리며 가장 속도가 빠른 ADC이다. 그림 16-3은 그 구조를 나타내며 아날로그 입력 전압 V1이 병렬 비교기들에 의해서 그 레벨이 비교되어 3비트의 2진수로 동시에 부호화되어 나온다. 이 형태에서 n비트 출력을 위해서는 2n개의 동일저항과 2n - 1개의 비교기가 필요하다(예컨대 8비트 ADC에서는 256개의 R과 255개의 비교기가 필요하다). V1의 레벨에 따라 그보다 더 높은 "+"단자 전압이 걸리는 하위 비교기들은 출력이 모두 HIGH가 되고, 나머지 상위 비교기들의 출력은 모두 LOW가 된다. 예컨대 (3/8)V_R<V₁<(4/8)VR일때 W1～W3는 모두 HIGH, W4～W7은 모두 LOW가 된다. 이 상태에서 ADC 출력은 Y₂Y₁Y₀=011(=3)이 된다. 그림 16-3는 엔코더의 입․출력간의 관계를 나타낸다. 변환 도중에 아날로그 입력전압이 변하면 안 되므로 Sample/Holder회로를 ADC 앞에 연결한다.

변환속도는 비교기 및 엔코더의 지연의 합에 의해서 결정되며, 현재 20ns이하의 ADC도 사용되고 있다. 4～8비트(16～256레벨)가 상용화되고 있으며 비트 수가 이 이상 되면 구조가 너무 커진다. 1초에 변환할 수 있는 수를 변환율(conversion rate)이라 하고 변환속도의 역수와 같다.

이중적분형(dual slope) ADC

이것은 비교적 서서히 변하는 아날로그 신호를 정밀하게 디지털신호로 변환하는 데 적합한 것으로서 그림 16-4에 표시한 바와 같이 적분기, 비교기, 카운터로 구성된다. 원리적으로 아날로그 전압에 비례하는 시간 동안 클럭펄스를 카운트하여 그 카운트 수를 디지털신호로 출력한다. 아날로그 입력전압에 비례하는 시간을 얻는 데 적분기를 쓴다. 그림에서 기준전압 V_R<0, 아날로그 입력전압 V_i>0이라고 가정하자. 처음에는 스위치 S2가 닫혀있다가(적분기의 출력전압 V₀ = 0) t=0에서 S1이 1로 스위칭됨과 동시에 S2가 열린다. 그러면 V₀는 직선적으로 감소하며 T₁후에는 V₀=-(V_i/RC)T∝V_i, t=T₁에서 S1을 2로 옮기면 V₀는 V_R/RC의 증가율로 상승한다. V₀=0 될 때까지의 시간을 T₂라 하면 다음과 같이 계산될 수 있다.

이 회로는 RC에 무관하므로 R, C의 값이 정밀할 필요가 없다. T₂동안만 카운터로 클럭펄스를 센다면 그 수는 V_i에 비례하고 결국 아날로그 입력에 비례하는 디지털 신호를 얻을 수 있다.
이 ADC는 아날로그 입력전압과 기준전압을 2회 적분하기 때문에 이중적분형이라고 부른다. 동작원리로부터 이 회로는 고속 AD변환에는 부적당함을 알 수 있다. 그러나 회로가 간단하고, 잡음에 강하므로(잡음을 적분하면 0이 된다 ; 또 1/60초 마다 한번씩 적분하면 60Hz의 방해도 제거된다) 저속 고정밀도 ADC에 흔히 쓰인다. 예컨대 6자리(999999 = 10⁶-1 = 2²¹ ; 21 bit) 디지털 전압계 등은 이런 ADC를 이용한다.

DA 피드백 형 ADC

이것은 ADC의 츨력 디지털 부호를 다시 DA로 변환하여 입력신호와 비교한다. 다음 3가지가 있다.

(1) 계단형 ADC(staircase ADC)

그림 16-5(a)에서 S/H된 아날로그신호 Vi가 비교기의 "+"단자에 입력된다. t=0에서 2진 UP 카운터는 0으로 세트된다. 따라서 비교기의 "-"단자에 입력되는 DAC의 출력전압은 0이다. 그림 16-5(a)에서 V_i > V_A이면 카운터는 클럭에 따라 1씩 카운트 UP한다. 그러므로 V_A는 그림 16-5(b)에 표시한 바와 같이 계단적으로 증가한다. V_A가 V_i를 넘으면 비교기 출력의 부호가 바뀌고 카운터를 정지시킨다. 이때의 결과가 디지털출력이 된다. 제어회로가 카운터를 0으로 다시 리셋시키고 위의 과정을 반복하여 새로운 입력신호의 레벨을 변환한다. 이 방법은 구조가 간단하지만 출력을 얻는 데 시간이 걸린다(최악의 경우 2ⁿ-1개의 클럭이 필요하다 ; n은 ADC의 비트 수).

(2) 추적형 ADC(tracking ADC)

그림 16-6(a)는 그림 16-5(a)의 UP카운터를 UP/DOWN 카운터로 대치한 것으로서 이 그림에서 알 수 있듯이 작은 변화를 추적해가는 데 유용하다. 먼저와 같이 t=0에서 카운터는 0으로 세트된다. 따라서 DAC 출력전압 V_A는 "0"이다. V_i>V_A일 때 먼저와 마찬가지로 카운터는 클럭에 따라 1씩 카운트 UP한다. <그림 16-5(b) 참고>. V_A가 V_i를 넘으면 비교기 출력의 부호가 바뀌고 이번에는 카운터가 1씩 카운트 DOWN 한다. 결과적으로 얻어지는 디지털출력은 정확한 값에서 ±1LSB만큼 오차를 가진다. 그림에 표시한 대로 V_i2에 대해서는 디지털출력=1000, V_i1에 대해서는 1011, V_i3에 대해서는 1001이다. 이와 같이 입력 신호의 작은 변화를 계속 추적해 간다.

(3) 축차근사 ADC(successive approximation ADC)

이것은 카운터 대신 더 복잡한 디지털회로를 포함한다. 처음에 모든 비트를 0으로 세트한다. MSB부터 시작하여 각 비트를 차례로 1로 세트한다. DAC의 출력은 비교기에서 입력신호 V_i와 비교된다. 만일 V_A가 V_i를 넘지 않으면 대응하는 비트는 1로 그대로 두고 넘으면 대응하는 비트를 다시 0으로 세트한다. n비트 ADC에서는 이와 같은 스탭을 n번 거쳐서 완전한 출력 비트가 얻어진다. 좀더 구체적으로 그림 16-7을 통해 알아보자, 처음에 비교기는 입력 V_i를 DAC출력 V_R/2과 비교한다. Vi<(V_R/2)이면 비교기 출력 +, MSB는 그대로 1로 두고 V_i>(V_R/2)이면 비교기 출력은 0, MSB는 0으로 다시 세트한다. 이상에서 MSB가 1인가 0인가에 따라 (V_R/2) + (V_R/4) 또는 0+V_R/4이 된다. 이제는 이것이 Vi와 비교되며, 그 대소에 따라서 (MSB-1)비트가 1또는 0으로 결정된다. 이와 같은 과정을 n번 반복한다. 그림 16-7은 V₀가 V_i에 점차적으로 접근해 가는 모양을 나타낸다. 여기서 T는 테스트 기간이고 P는 테스트되어 결정된 비트를 출력으로 내보내는 기간이다.

이 형의 ADC는 구조가 간단하고 비교적 정확하고 빠르기 때문에 많이 사용된다. 현재 8～19비트의 AD변환 시간이 10μs되는 것들이 있다.

실험 과정

1. 실험을 위해 M-16의 회로-1을 이용한다.

2. 1e-1f를 연결한 후 1a-1b 단자에 DC 12.75V를 인가한다.

3. R₄를 가변하여 Data Output 0~7에 해당하는 LED가 모두 점등 되게 한다. 단. “0” 에 해당하는 LED는 소등에서 점등으로 바뀌는 순간에 정확히 조정한다.

4. 입력 DC 전압을 0V에서 12.75V까지 50mV씩 증가시켰을 때의 Date Output LED의 상태를 점검하여 표 16-1의 해당란에 점등 시 H, 소등 시 L로 기록한다. 단, R₄는 절대 가변하지 않도록 한다.

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